veriloghdl Qna 관련 답변 1 페이지
VerilogHDL 책 추천
VerilogHDL 서점에서 구입해서 조금 쉬운 난이도로 공부할 수 있는 책 추천받습니다. 간단한 인강자료나 실습자료도 괜찮습니다.
태그: 프로그래밍, 베릴로그기초, 베릴로그, 베릴로그강의, 베릴로그추천, verilog, verilog코딩, veriloghdl, 반도체
베릴로그(Verilog) HDL 단항 연산자를...
베릴로그HDL 로 디코더 설계중인데, 단항 연산자(Unary Reduction Operator)를 적용해서 디코더 설계가 가능한가요? 예, Verilog HDL Harbor를 사용하여 디코더를...
태그: veriloghdl, 베릴로그, 디코더설계, 디코더
베릴로그 초보 assign문 질문 두가지
1. wire out; assign out = a+b; 2. wire out; out = a+b; 이 두가지 경우가 같은 것인가요? assign wire1 = (pin) ? reg1 : reg2 이런 경우 괄호 안의 pin이 참이면 왼쪽이 들어가고...
태그: veriloghdl
Verilog HDL 모델링
풀어주세요..급해요 moudule V_modeling1 ( output F, input A,B,C ); wire w1,w2,w3; and G1 (w1,A,B); // verilog builtin primitive 사용 and G2 (w2,B,C)...
태그: verilog코드, hdl, 회로, 논리회로, veriloghdl
verilog 오류 질문입니다.
`timescale 1ns / 1ps module auto_door (clk, rst, sense_in, open, close, door_closed, door_opened); input clk, rst, sense_in, open, close; output door_closed...
verilog 뭔가.. 코드를 못짜겠어요..
분명히 다 주어져 있는데 2~3개씩 모르는게 나와서 제대로 코드를 못짜겠네요.. `timescale 1ns / 1ps module uart_tx(clk , rstn...
verilog 캐리 판별??
`timescale 1ns / 1ps module bcd2excess3(clk, rstn, start, bcd, exc3); input clk, rstn, start, bcd; output exc3; always @(posedge clk or negedge rstn) begin...
verilog 질문입니다.. 오류..
`timescale 1ns / 1ps module serial_to_parallel(clk, rstn, valid, d, out_reg, done); input clk, rstn, valid, d; output [3:0] out_reg; output done; reg [3:0]...
verilog 오류? 상태...?
`timescale 1ns / 1ps module oneshot_fsm(clk, sig, rstb, sig_oneshot); input clk; input sig; input rstb; output sig_oneshot; reg q; assign sig_oneshot = (sig & (~q)); always @(posedge...
verilog 카운터 오류..//코드 있음
`timescale 1ns / 1ps module cnt_4 (clk, rstb, cnt); input clk, rstb; wire [4:0] t; output [3:0] cnt; reg [3:0] cnt; initial cnt[0] <= 1'b0; assign cnt[0] ^ t[0]...