Verilog HDL 모델링
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moudule V_modeling1
(
output F,
input A,B,C
);
wire w1,w2,w3;
and G1 (w1,A,B); // verilog builtin primitive 사용
and G2 (w2,B,C);
and G3 (w3,C,A);
or G4 (F,w1,w2,w3);
endmodule
moudule V_modeling2
(
output F,
input A,B,C
);
wire w1,w2,w3;
my_and G1 (.out(w1),.in1(A),.in0(B)); // 사용자가 만든 module사용
my_and G2 (w2,B,C);
my_and G3 (w3,C,A);
my_or G4 (.out(F),.in2(w1),.in1(w2),.in0(w3));
endmodule
module my_and
(
output reg out,
input in1,in0
);
always @*
begin
if(in1==1'b1 && in0 == 1'b1)
out=1'b1;
else
out=1'b0;
end
endmodule
module my_or
(
output reg out,
input in2,in1,in0
);
always @*
begin
if(in2==1'b1 || in1==1'b1 || in0 == 1'b1)
out=1'b1;
else
out=1'b0;
end
endmodule
... // verilog builtin primitive 사용 and G2 (w2,B,C); and G3 (w3,C,A); or G4 (F,w1,w2,w3); endmodule moudule V_modeling2 ( output F, input A,B,C ); wire w1...
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