베릴로그 Qna 관련 답변 8 페이지
비바도(vivado) 에러 질문
지금 밑에 에러 뜨면서 실행이 안됩니다. 그리고 첫번째 사진은 다운중에서 났던 에러인데 이거랑 관련이 있을까요? 해결책 부탁드립니다.
내공200] gvim verilog 기본적인 질문...
안녕하세요. vhdl 관련 수업을 듣는 학생입니다. 다름이 아니라 수업자료에는 아래의 코딩 예제에서, 일정 부분은 색이 입혀져 나오는데, 저의 코딩에는 색이 입혀 나오지...
modelsim 질문입니다.
intel에서 modelsim을 다운받아서 테스트를 하던 도중 막혔습니다 위처럼 컴파일 후에 시뮬레이트를 진행하면 work 아래 항목으로 뭔가 떠야할텐데 empty로 비어있습니다....
태그: 베릴로그
베릴로그 verilog hdl error 질문
Ignored design unit "<name>" at <location> due to previous errors (ID: 10112) 이 에러를 어떻게 해결해야 할까요ㅠㅜㅠㅠㅜ????? 구글링 한참했는데...
인텔 모델심 verilog로 1 bit full...
Intel modelsim에서 verilog testbench사용해서 1 bit full adder코드를 짜고 시뮬레이션을 돌려서 캡쳐를 해야해서 코드를 짰습니다...
태그: verilog, 베릴로그, modelsim, modelsimtestbench, verilog대행
베릴로그 detector 문제 코드좀...
... detector 베릴로그로 코딩 부탁드려요... module detect_1001 ( input clk,din, output reg f ); reg [2:0] q; always @(negedge clk) q<={q[1:0],din} always @(posedge...
코드 분석 부탁드립니다.
베릴로그 코드 분석부탁드립니다. 설계 구조, 원리 ,동작 설명 부탁드립니다. module e_1_converter(hs, n1); input [4:0] hs; output [3:0]...
태그: 베릴로그
verilog 코드 질문드립니다.
오류가 발생했는데 왜 그런지 이해가 안가네요... module e_2_converter(hs, n); input [4:0] hs; output [3:0] n; always begin case (hs) 00001: n...
태그: 베릴로그
verilog 코드 질문드립니다.
베릴로그 오류가 발생해서 질문드립니다. module e_2_converter(hs, n); input [4:0] hs; output [3:0] n; // fill in your implementation below begin...
태그: 베릴로그