Hdl Qna 관련 답변 5 페이지
verilog 오류 질문입니다.
`timescale 1ns / 1ps module auto_door (clk, rst, sense_in, open, close, door_closed, door_opened); input clk, rst, sense_in, open, close; output door_closed...
verilog 뭔가.. 코드를 못짜겠어요..
분명히 다 주어져 있는데 2~3개씩 모르는게 나와서 제대로 코드를 못짜겠네요.. `timescale 1ns / 1ps module uart_tx(clk , rstn...
verilog 캐리 판별??
`timescale 1ns / 1ps module bcd2excess3(clk, rstn, start, bcd, exc3); input clk, rstn, start, bcd; output exc3; always @(posedge clk or negedge rstn) begin...
verilog 질문입니다.. 오류..
`timescale 1ns / 1ps module serial_to_parallel(clk, rstn, valid, d, out_reg, done); input clk, rstn, valid, d; output [3:0] out_reg; output done; reg [3:0]...
verilog 오류? 상태...?
`timescale 1ns / 1ps module oneshot_fsm(clk, sig, rstb, sig_oneshot); input clk; input sig; input rstb; output sig_oneshot; reg q; assign sig_oneshot = (sig & (~q)); always @(posedge...
verilog 질문입니다
4분주기, 이런것들은 쉽게 만들었는데, 회로 자체가 너무 어렵네요.. 어떻게 하나요.. 실제 설계에서 가장 흔히 쓰이는...
verilog 뭔가 오류...
`timescale 1ns / 1ps module detect_0110(clk , rstb , din_bit , detect_out); input clk, rstb; input din_bit; output detect_out; reg [3:0] seq_reg; always @(posedge clk or...
verilog 카운터 오류..//코드 있음
`timescale 1ns / 1ps module cnt_4 (clk, rstb, cnt); input clk, rstb; wire [4:0] t; output [3:0] cnt; reg [3:0] cnt; initial cnt[0] <= 1'b0; assign cnt[0] ^ t[0]...
verilog adder 질문입니다..
tb입니다.. module tb_bcd_add; reg [7:0] a, b; reg c0; wire [7:0] s; wire cout; bcd_add bcd_add(a, b, s, c0, cout); initial begin c0 = 0; for (a[7:4] = 4...
verilog hdl 질문입니다.. 제발...
이걸 해야하는데 어떻게 하나요.. tb 입니다.. module tb_parity; reg [7:0] data wire parity_err; wire [8:0] trx_data wire [8:0] trx_data1;...
태그: verilog, veriloghdl, hdl, 전자전기공학