midelsim Qna 관련 답변 9 페이지
modelsim 오류
기초 예제를 따라하려고 해도 그렇고 이것저것 옮겨봐도 자꾸 저 에러만 뜨네요 해결방법도 같이 제시해주세요. 콩(vhdl)심은데 콩(vhdl)나고 팥(verilog) 심은데 팥...
model sim 좀 하시는 분들 도와주세요...
이번 논리회로 시간 과제로 A 와 B의 범위가 0부터 16까지일 때 주어진 파일을 이용, 테스트 벤치를 작성하여 4bit adder를 만들어 제출하라고 하는데......
모델심(Modelsim)으로 4비트 리플캐리...
위와 같이 작성했습니다. 그런데 transcript에 force로 A[3:0], B[3:0], C0에 값을 대입하고 waveform으로 시뮬레이션 했더니 A, B가 더해진값이 아닌 B[3:0]의 값이 그대로 S에...
모델심 테스트벤치 오류
'timescale 1ns/1ns module TEMP_TEST; reg X0,X1,X2,X3; reg E0,E1,E2,E3; wire Y0,Y1,Y2,Y3; TEMP U1 (.X0(X0),.X1(X1),.X2(X2),.X3(X3),.Y0(Y0),.Y1(Y1),.Y2(Y2),.Y3...
ModelSim VHDL 과 Visual studio C 언어...
... Modelsim PE student edition 10.4 에서 FLI를 사용하려면 어떻게 해야합니까? 메뉴바에도 없는 것 같습니다. 2. cosimulation은 C 로 코딩 된 소스를 VHDL 과 직접적으로 연동은...
태그: Modelsim, visualstudio, C언어, VHDL, cosimulation
verilog HDL 모델심(modelsim) 사용 중...
제가 verilog HDL을 배우고 있습니다. 3입력 nor 게이트를 구현하기 위해서 아래와 같이 테스트벤치를 만들었고 컴파일도 이상없이 되었습니다. ( 15~17행의 빨간...
태그: HDL, verilog, 모델심, modelsim, veriloghdl