Verilog Qna 관련 답변 9 페이지
Verilog 대입 연산 질문이요
... Verilog의 무슨 규칙으로 인해 regA 값은 0101 0101 0101 0001 이 되는 것일까요?... 이유는, Verilog 에서 음수표현은 2의 보수로 표현되기 때문입니다. 또한...
쿼터스 modelsim 변수가 안뜹니다....
안녕하세요 verilog이용해서 testbench code simulation 해보려고 하는데요, 파란 화면에 변수가 뜨지 않습니다 ㅠㅠ 무엇이 잘못된걸까요..? 제가 짠 testbench...
태그: modelsimtestbench, modelsim, quartus, verilog, 코딩, 쿼터스2, 모델심시뮬레이션
verilog 교재 추천 부탁드립니다.
... verilog 배우고있는 사람입니다. 기초문법부터 명령어등등 코딩 예시라든지... VHDL사용자를 위한 Verilog 어쩌고 하는 책... 지금까지 봤던 책중에 가장 유익했어요....
vivado를 이용한 fpga
fpga 보드 없이 시뮬레이션이 가능하다고 들어서 vivado를 설치했습니다. 근데 왜 합성만 하려고 하면 튕기는걸까요? 컴퓨터 램은 8기가입니다. 한글경로 / 라이센스...
Verilog 질문이요! (내공60)
Verilog에서 선언할때, 1. output apple; reg apple; 2. output ref apple; 1번과 2번은... non-ansi타입 verilog 1995표현이고 2번째 입출력 포트 타입은 ansi타입...
태그: verilog
verilog HDL 질문있습니다. (Quartus...
3일째 밤새 하고 있는데 정답이 안나와서 질문합니다. 1) 같은 CODE를 만든 뒤 Test를 진행하였을 때, 3) 그림처럼 input_mem에 정상적으로 값이 입력된 것을 확인...
태그: veriloghdl, verilog, quartus설계, quartus, testbench
verilog 설계 질문입니다 ㅠㅠ
verilog설계 질문입니다 문제는 사진과 같은데 갈피가 하나도 안잡혀서 코딩 갈피라도 잡아주시면 감사하겠습니다 제발...
verilog 8비트 곱셈기 코드 수정...
테스트코드는 댓글에 적어놨습니다. [code]<부호없는 곱셈기> module mul_8x8(a, b, mul_out); input [7:0] a,b; output [15:0] mul_out; wire...
verilog 곱셈기 질문
결과가 이상하게 나오는데 오류가 없다고 떠서 어디가 문제인지 모르겠네요 ㅠ 부호없는 8비트 곱셈기와 부호있는 8비트 곱셈기 입니다. 긴 코드의 사진이 잘 안보일 경우...
vivado report power 관련 질문.
Arty-35T에 마이크로 프로세서를 올리는 프로젝트 진행 중인 학생입니다. timing 정보를 보고자, .xdc file에 create_clock 구문을 추가했을 때와 하지 않았을 때의...