veriloghdl Qna 관련 답변 8 페이지

verilog FSM에서 controller관련...

verilog controller을 작성하고 있는데 이렇게 작성을 하였습니다. 제가 지식이 많이 부족해서요. syntax상에 에러는 없는데 output이...

태그: verilog, veriloghdl, dsd

verilog 관련 질문입니다

verilog hdl 을 사용하여 코드를 짜야 하는데 도움좀 주세요...ㅠㅠ 문제는 입력 3개 출력 4개 입니다. 이때 입력1을 누르면 출력 0, 출력 1...

태그: 베릴로그, verilog, veriloghdl

verilog HDL 고수님들 for문 좀...

for문을 사용해서 동기식 active low 리셋 갖는 쉬프트 레지스터를 만드려고 하는데 시뮬레이션 돌려보면 for문이 돌지를 않아요.. 어디가...

태그: HDL, 설계, veriloghdl, verilog, 회로설계, 회로

verilog hdl로 LFSR 코드를 작성하던...

제가 작성하고 있는 코드는 3비트 LFSR입니다. 본론으로 들어가면, module LFSR(clk, npre, q3); input clk, npre; output q3; reg q1, q2, q3; always@(posedge clk, negedge...

태그: veriloghdl, LFSR

[verilog] 양방향 병렬포트...

우선 안녕하세요 하루종일 고민하다 질문하게되었습니다. 독학인지라 쉽지가 않네요 많이 도와주세요~ 질문의 요지는 module sr_inout(clk, rst...

태그: veriloghdl

Verilog HDL을 이용한 shift register를...

문제는 8비트 시프트 레지스터를 결합연산자를 이용해서 코드를 짜라는건데,, 이것만 못하겠더라구요.. /*직렬입 출력, 동기식 리셋, DFF사용...

태그: veriloghdl

verilog HDL 모델심(modelsim) 사용 중...

제가 verilog HDL을 배우고 있습니다. 3입력 nor 게이트를 구현하기 위해서 아래와 같이 테스트벤치를 만들었고 컴파일도 이상없이 되었습니다. ( 15~17행의 빨간...

태그: HDL, verilog, 모델심, modelsim, veriloghdl

Verilog HDL 코드 관련질문

case 문에서 문법관련 질문입니다, module bintodec_conv( input [3:0]v, output reg [6:0]dec_0,dec_1 ); always@(*) begin case(v) 4'd1: dec_1<=7'b1000000 & dec_0<=7'b1111001; 4...

태그: veriloghdl

verilog hdl case문 강제종료

verilog hdl case문에서 여러 case문을 두고 n 번째 case문에서 바로 n+1 번째 case문으로 가고싶은데 verilog hdl case문에도 break 같은 강제종료...

태그: verilog, HDL, verilogHDL, case, case문, break, 케이스문, 캐이스문

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