Verilog Qna 관련 답변 8 페이지
Verilog 코드 mux
wire1,2를 사용해서 mux verilog 코딩 어떻게 하나요?? 코딩알려주실 수 있으신가요 ㅠ module mux ( input wire a , input wire b , input wire sel, output...
modelsim error
모델심으로 시뮬레이션하는데 자꾸 에러가 뜨네요,,,ㅠ modelsim error loading design 이 경우 path가 잘못 되었다는데 path에 공백이나 한글없어서 뭐가 문제인지 모르겠어요......
velilog에서 negedge reset(rst)를...
학교에서 verilog를 이용한 카운터 설계를 배우고 있는데요. 큰 흐름은, 클럭 변주기(50Hz->1Hz), 카운터를 만들어서 top module에서 연결하는 방식입니다. 클럭...
verilog error loading design
진짜 과제해야하는데 계속 이런 에러뜨는데 어떻게 해야하나요 제발 도와주세요 진짜 5시간째 지웠다가 깔았다가 껐다 켰다 반복하는중입니다.. 툴 문제가 아니라 코드...
태그: verilog
베릴로그 질문
*E,DUPUNI: Unit "worklib.xxx:sv" multiply defined in files "design.sv" and "testbench.sv". *E,MNPDEC: Module name (xxx) previously declared. Use -ALLOWREDEFINITION option for duplicate...
verilog 문제입니다 도와주세요
binary 1bit씩 input으로 받아 ascii로 바꿔야합니다. 가령 35'b10010001100101110110011011001101111이 입력으로 들어오면 Hello라고 cmd에 출력하는 module과 testbench를...
태그: verilog
베릴로그(verilog) 곱셈기 입출력 코드...
베릴로그 코드 + 테스트벤치 코드 시뮬레이션 결과가 사진 처럼 나오는 코드를 알고싶습니다! 클락이 너무 조밀하게 돼있어서 파형만 보고는 조금 난해하네요.... 혹시...
모델심 verilog 시뮬레이션하면...
4x1 멀티플렉서입니다 module a4x1(input a, b, i0, i1, i2, i3, output f); assign f = (a) ? (b ? i2:i3):(b ? i1:i0); endmodule 아래가 테스트벤치 코드인데...
verilog 연산자 없이 2진수 덧셈 질문
만약에 2진수 4비트로 1101(13)+1100(12)을 더한다고 했을때 verilog에서 +를 하면 되지만 만약에 산술 연산자 없이 +을 하려면 어떻게 해야하나요? or게이트를 쓰면 올림을...
태그: verilog, veriloghdl
verilog 질문
module 8bit_multiplier(c15,c14,c13,c12,c11,c10,c9,c8,c7,c6,c5,c4,c3,c2,c1,c0,b7,b6,b5,b4,b3,b2,b1,b0,a7,a6,a5,a4,a3,a2,a1,a0) output c15,c14,c13,c12,c11,c10,c9,c8,c7,c6,c5,c4...