Verilog Qna 관련 답변 7 페이지
FPGA 설계 프로젝트 주제추천
안녕하세요 이제 막 FPGA/VIVADO 독학을 시작했고 내년 3월 공채전까지 자소서에 어필가능한 작은 프로젝트도 수행하려합니다. 학부생 졸업시즌이라 시간이 매우 널널하여...
베릴로그 질문
그림은 문제상황입니다. 제 연산은 quantizer에서 delay를 뺀값을 출력하는 연산입니다. 그런데 잘되다가 중간쯤부터 연산이...
회로설계 엔지니어 질문
안녕하십니까 저는 현재 공정기술직무로 재직하고 있습니다. 취준이 급해서 전공과 상관없는 직무에서 일하다보니 나중에 경쟁력이 많이 없을거같아 이직을...
태그: 회로설계, 엔지니어, 디지털회로설계, 아날로그회로설계, pcb회로설계, artwork, verilog, 취준생, 전자회로, 펌웨어
verilog에 개념에 대해 궁금합니다.!!!
if 문과 case 문 혹은 dagaflow문 등등으로 dut를 짯을때, 입력과 출력, 그리고 표현하고자 하는 것(4:1mux 등등)이 같으면 testbench가 하나일 수 있나요? 코딩하기...
verilog 직렬 병렬
... 궁금한 점은 verilog에서 표시된 부분의 순서를 바꿨더니 출력값이 제대로 나오지 않았습니다. 하드웨어 측면에서 보면 else 부문은 병렬로...
태그: verilog
verilog 배열과 벡터를 어떻게...
가령, reg [7:0] eight_bit_number [5:0]; 이라고 한다면, 8비트의 숫자가 배열 6개에 저장될 수 있다는 뜻이잖아요? 그렇다면, eight_bit_number[2]라고 한다면, 3번째...
베릴로그 어디가 틀렸나요??
module d_ff(D, CLK, Q); input [1:0 ]D; input CLK; output reg [1:0] Q; always@(posedge CLK) begin Q <= D; end endmodule module testbench; reg [1:0]d; reg clk; wire...
태그: verilog
verilog HDL 독학
... 교재는 Verilog HDL - YES24 이걸로 찾아봤습니다. 질문 1. 위의 프로그램을... 다른 공부나 도움이 될만한 정보가 있다면 알려주시면 감사하겠습니다.ㅜㅜ Verilog HDL...
베릴로그에서 빈공간 만들기
베릴로그에서 캐시를 만들려고 하는데 입력값이 들어오면 블록에 태그값과 유효값이 들어오잖아요? 근데 입력을 하기전 비어있는 블록이 비어있는동안은 웨이브를...
Vivado 에러 질문.
Vivado 설치후 프로젝트 만들고 Add source로 test.v을 만들었습니다. 그리고 test.v의 코딩을 하려는데 project summary 옆에 있어야할 코딩창이 없고 test.v를...