veriloghdl Qna 관련 답변 6 페이지
verilog hdl 시계코딩...
module clock (clk,seg_a,seg_b,seg_c,seg_d,seg_f,seg_g,seg_dp,digit); input clk; output seg_a; output seg_b; output seg_c; output seg_d; output seg_f; output seg...
태그: verilog, veriloghdl, verilog코드
verilog hdl에서 output
verilog hdl에서 output이 input으로 들어가는 경우 어떻게 해야하나요? verilog 는 내부에 wire 나 reg 선언이 가능합니다. A, B, C라는 입력과 Y1, Y2...
태그: veriloghdl
디지털논리회로 곱셈기 (multipl
디지털논리회로 곱셈기 (multiplier) verilog hdl 코드 인데 도무지 빨간박스 안이 이해가 안됩니다 7비트 A와 5비트 B의 곱셈인데 자세하게 설명해서...
태그: 디지털논리회로, 컴퓨터프로그래밍, 디지털디자인, 쿼터스, veriloghdl, verilog코드, 공대, 코드, 디지털논리회로설계, 컴퓨터공학과
adress를 만들기 위해 mux 구성이...
보시는 것과 같이 select 시그널이 "0"이 선택되면 IN0만 보내고 "1"이 선택되면 IN0/IN1/ 만 보내고 "2"이 선택되면 IN0/IN1/IN2 만 보내고 "3"이 선택되면 IN0/IN1...
태그: 메모리, verilog, mux, 합성, address, code, veriloghdl, 코드분석, vhdl, verilogcode
verilog HDL 핀설정좀 도와주세요ㅛ
디지털 시계인데 이소스도 검색하다가 퍼온겁니다. module KJWC1(Clk, rst, Seg_com,Seg_data,Seg_data_Sec_1,Seg_data_Sec_10,Seg_data_Min_1...
태그: verilog, veriloghdl, pin, pin번호
verilog코드에서 always와 모듈...
마이크로프로세서를 무어머신형태로 설계하고 있습니다. de1보드 사용하구요 간단하게 두 상태만 말씀드리면 s0 스테이트에서는 세그먼트에 idle 출력하고...
베릴로그 256*8 램 만드는 코드를...
address 0번부터 15번까지 각각 00000000~000000015을 읽어들이는 램을 만들어 보았는데 집에 코드를 돌리는 프로그램이 없어서 확인을못합니다 ..ㅠㅠ 혹시 잘못된...
태그: verilog, verilog코드, verilog대행, veriloghdl
Quartus ii 에서 받은 API를 ISE에서...
제가 원래 Altera FPGA보드를 사용하면서 Quartus ii 에서 Sram, divider API를 받아서 사용했는데요 이번에 똑같은 코드를 Xilinx FPGA보드에 ISE로 합성을...
verilog hdl 코딩 질문이요!! 급해용
왜 이런게 뜨는거죠 고수님들 도와주세요 ㅜㅜㅜㅜ ** Error: (vlog-13069) D:/intel/tl3_tb.v(35): near "<=": syntax error, unexpected...
태그: veriloghdl
verilog HDL을 이용하여 4-bit adder를...
module bit_adder(S, C4, A, B, C0); input [3:0] A, B; input C0; output [3:0]S; output C4; reg[3:0]S; reg C1, C2, C3, C4; always@(A[3] or A[2] or A[1] or A[0] or B or...
태그: veriloghdl