Modelsim Qna 관련 답변 6 페이지
Verilog Code
1. Master Select Logic Mode 에 따른 동작 2. Digital Clock Logic 시계동작 3. Timer 동작 4. Alam 동작 5. FND display 순서의 소스입니다....
태그: modelsimtestbench, verilog, modelsim
vhdl 파일을 modelsim 이용해서...
1. 테스트 벤치 파일이랑 그냥 VHDL 파일을 컴파일하고 나서,, simulation 돌리려고 work 하위 목록 들어가려고 work 옆에 '+' 누르면 .... 밑에 사진처럼 (응답없음) 뜨네요...
Modelsim 에서 자꾸 txt파일이 뜹니다....
이렇게 project안에 파일을 클릭하면 메모장화면이 뜨는데;; 어떻게 해결하나요 제발 도와주세요
Modelsim 에서 자꾸 txt파일이 뜹니다....
이렇게 project안에 파일을 클릭하면 메모장화면이 뜨는데;; 어떻게 해결하나요 제발 도와주세요
베릴로그,디지털논리회로...
이 문제 모델심 프로그램으로 fulladder를 이용하여 베릴로그 짜주실 능력자 계신가요!
[간단] Modelsim Verilog에서 Hello...
책에서는 이렇게 작성한 뒤 컴파일, 시뮬레이션, RUN을 누르면 Transcript 창에 Hello world가 뜬다고 하는데 제가 해보면 run 만 뜨고 hello world가 뜨지를...
modelsim mux8 to 1 질문
if와 else 이용해서 코드 짜야 하는데 if들어간 문장에서 다 에러가 뜨는데 왜일까요... unexpected ,라고 나오던데ㅠㅠ 내공 많이...
testbench 좀 봐주세요~~~
module tb_mooremachine; reg clk, rst, i, m, n; wire y; moormachine dut (clk, rst, i, m, n); initial begin rst = 0; 10 rst = 1; end initial begin clk = 0; forever 500 clk = -clk;...
modelsim(모델심) Verilog 클럭...
3일뒤에 학교시험인데 테스트 벤치를 만들어서 돌려보면 계속 오류뜹니다 ㅠㅠㅠ 아래 있는 식을 참고해서 Verilog와 testbench를 알려주세요 ㅠㅠㅠ...
태그: 조선대학교, 정보통신공학과, 3학년, modelsim, verilog, testbench, 테스트벤치, 클럭분주회로, 500