midelsim Qna 관련 답변 5 페이지
verilog 기초적인것좀 알려주세요!
Timescale 을 `timescale 100ps/1ps 로 하시오. 시간 단위 300ps 마다 입력 A, B 의 1- bit 신호가 (0,0)-(0,1)-(1,0)-(1,1)로 변화되어 2 개의 입력을...
인텔 모델심 modelsim 다운로드 속도...
학교 전공 수업으로 인텔 모델심 스탠다드 19.1버전을 다운받으려 하는데 노트북이나 컴퓨터나 다운로드 속도가 14시간이상으로 너무 느리네요ㅠㅠ 저희집...
Verilog 코딩
아래 문제 코딩 가능하신 분 계신가요?ㅠㅠ Modelsim 프로그램을 이용합니다! 좋은 예제는 아니지만... 아래 코드 참고하시면 됩니다. always...
Modelsim 질문입니다.
$display를 했는데 transcript에 아무런 반응이 나타나지 않습니다. run하면run이라는 말만 나오고 다른 글은 나타나지 않는데 뭐가 문제일까요??...
modelsim simulate 오류
compile은 잘 되는데 start simulate만 누르면 Error loading design 이라고 뜨네요... 왜 이럴까요... +전체 캡쳐본으로 그냥 올렸다가 화질 깨지길래 부분부분...
태그: modelsim, modelsimtestbench, 모델심
verilog array 관련질문입니다.
verilog에서 array를 활용하여 and게이트를 사용하고 싶은데 어떻게 사용하는지 가르쳐주세요 input[1:0]a; 이면 a가 00,01,10,11로 나오게 되는 건 아는데 이...
velilog modelsim mealy test bench 좀...
module Code_Converter(X, CLK, Z); input X, CLK; output Z; reg Z; reg [2:0] State; reg [2:0] Nextstate; initial begin State = 0; Nextstate = 0; end always @(State...
태그: velilog, modelsim, 베릴로그, 테스트밴치, testbench, 검색질문, 통합검색궁금증, 통합검색질문하기
Modelsim Verilog 작성
과제가 모델심 프로그램으로 NORgate 를 테스트벤치랑 모듈로 구현하는건데 아래 조건들을 가지고 작성좀 해주세요 module NorGate...