Veriloghdl Qna 관련 답변 5 페이지
vivado 시뮬레이션 출력이 정상적이지...
1x8 디먹스를 만들어 봤는데 1x4 디먹스일 때는 잘만 출력되던 시뮬레이션이 1x8 디먹스에서는 하이임피던스나, 돈케어를 내놓네요. 첨부로 디자인소스, 시뮬레이션 소스...
태그: vivado, verilog, veriloghdl, simulation
Verilog hdl 질문
이것좀 알려주십쇼 답변드립니다. 1. ~&A 는, 순서 1, &A 처리 : 4'b0011 의 각 비트를 전부 'and' 취합니다. 즉, 0 & 0 & 1& 1 & 이기 때문에, '0' 이 나옵니다. 순서 2...
태그: veriloghdl
Verilog HDL 질문드립니다.
Verilog HDL 질문드립니다. 여기에서 itmp , otmp 가 뭔가요? C언어랑 비교하면 변수라고 생각하시면 됩니다. itmp는 3bit 변수를 선언한 값이고, otmp는 2bit...
verilog hdl 오류가 무엇인지...
verilog 테스트벤치를 돌릴려고 하는데 위에 사진처럼 오류코드가 뜨면서 안되네요. 혹시 어떤 부분에서 오류가 났는지 알 수 있을까요? `timescale 1ns...
태그: 프로그래밍, verilog, veriloghdl, 프로그래밍언어, 디지털회로, 디지털회로설계, 디지털공학, 전자공학
verilog 스톱워치 설계중......
module stopwatch( input clock, input reset, input start, output a, b, c, d, e, f, g, dp, output [3:0] an ); reg [3:0] reg_d0, reg_d1, reg_d2, reg_d3;...
RAM에 대하여
Verilog HDL에서 RAM에 관한 모듈을 구성하던 중, Read Address, Write Address, Data가 있는 것을 확인하였습니다. 세 개의 차이가 뭔가요??
태그: 프로그래밍, veriloghdl, ram
verilog 테스트벤치 작성 질문드립니다.
[code] module Lab6_Part1( KEY, SW, LEDR, HEX0, HEX1, HEX2, HEX3 ); input [1:0] KEY; input [7:0] SW; output [9:0] LEDR; output [6:0] HEX0, HEX1, HEX2, HEX3; wire...
태그: verilog, veriloghdl, testbench, 베릴로그, 테스트벤치
[내공100]디지털시스템 설계 (Verilog...
Verilog HDL로 바꿔주세요!! module CounterUp22(reset,stepClk,Up,cnt_out); input reset, stepClk, Up; output [1:0] cnt_out; parameter S0=2'b00, S1=2'b01, S2=2'b10, S3=2'b11;...
태그: 설계, 디지털시스템설계, VHDL, VerilogHDL, 카운터
디지털논리회로 state diagra
디지털논리회로 state diagram 질문입니다. 1. 첫번째하고 두번째 사진을 보시면 첫번째 사진은 output을 state 옆에 적고 두번째 사진은 output을 화살표에 있는...
태그: 디지털논리회로, 디지털논리회로설계, 디지털논리설계, 프로그래밍, hdl, veriloghdl, 전자과, 반도체설계, 디지털
verilog hdl 간단한 게임 코딩(FSM)...
글남겨주시면 쪽지하겠습니다 부탁드립니다. 답변 들어갑니다. 필자가 객관적으로 알아본 결과 잘 알겠습니다. 선 채택 바랍니다. 감사합니다.
태그: verilog, 베릴로그, veriloghdl, modelsim, 모델심, modelsimtestbench, 모델심테스트벤치, testbench