Verilog Qna 관련 답변 5 페이지
Verilog 베릴로그 카운트다운 타이머
30초에서 0초로 역으로 흐르는 카운트 다운 타이머 코드를 짜려고하는데 어떻게 짜야할지 구상이 하나도 안됩니다 도와주세요......
Vivado 오류
이거 어떻게 해결하나요?? ㅠㅠ 계속 오류 뜨고 찾아봤는데 다 상세하게 안 나와있어서 해결 방법을 모르겠어요... 이번주까지 과제해야하는데 알려주실...
2digit cascadable bcd counter, verilog...
그림과 같은 구조의 카운터를 설계해야 해요. 1digit cascadable BCD counter를 2개를 연결해서요. 제 나름대로 코드를 짜봤는데...
verilog 오류 질문입니다.
`timescale 1ns / 1ps module auto_door (clk, rst, sense_in, open, close, door_closed, door_opened); input clk, rst, sense_in, open, close; output door_closed...
verilog 뭔가.. 코드를 못짜겠어요..
분명히 다 주어져 있는데 2~3개씩 모르는게 나와서 제대로 코드를 못짜겠네요.. `timescale 1ns / 1ps module uart_tx(clk , rstn...
verilog 캐리 판별??
`timescale 1ns / 1ps module bcd2excess3(clk, rstn, start, bcd, exc3); input clk, rstn, start, bcd; output exc3; always @(posedge clk or negedge rstn) begin...
verilog 질문입니다.. 오류..
`timescale 1ns / 1ps module serial_to_parallel(clk, rstn, valid, d, out_reg, done); input clk, rstn, valid, d; output [3:0] out_reg; output done; reg [3:0]...
verilog 오류? 상태...?
`timescale 1ns / 1ps module oneshot_fsm(clk, sig, rstb, sig_oneshot); input clk; input sig; input rstb; output sig_oneshot; reg q; assign sig_oneshot = (sig & (~q)); always @(posedge...
verilog 질문입니다
4분주기, 이런것들은 쉽게 만들었는데, 회로 자체가 너무 어렵네요.. 어떻게 하나요.. 실제 설계에서 가장 흔히 쓰이는...
verilog 뭔가 오류...
`timescale 1ns / 1ps module detect_0110(clk , rstb , din_bit , detect_out); input clk, rstb; input din_bit; output detect_out; reg [3:0] seq_reg; always @(posedge clk or...