vhdl소스 Qna 관련 답변 4 페이지
VHDL push button 입력
우선 키트의 push button에 0-9까지 값을 주고 각 버튼을 눌러서 세그먼트에 표시되고 (ex. _ _ _ _ _ 1 2 3 ) 푸쉬버튼 중 하나를 입력버튼으로 설정하 누르면 이 세자리수에 대한...
vhdl 시뮬레이션이 원하는대로...
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity mes is port(clk : in std_logic; out1 : buffer std_logic; out2 : out std_logic); end mes;...
vhdl 디지털시계(digital clock) 소스...
디지털시계(digital clock)소스를 가지고 테스트벤치를 만드는 것 입니다. 이분야의 전문가분들 도와주세요 댓글 다시면 파일 보내드리겠습니다. 내공냠냠
vhdl을 이용한 곱셈누적회로 소스 해석...
위에는 패키지문이구요 위에는 메인코드에요 이 곱셈누적회로 소스 인데 각 행별로 세세하게 변수의미와 뜻같은 소스해석 부탁드려요...!! 대충 동작원리도 설명해주시면 너무...
vhdl compiler exiting 오류에 대해서
4비트 가산기 프로그램입니다 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity adder_1 is port(CIN, X, Y : in bit;...
VHDL 코드를 짰는데 시뮬레이션이안됩니...
문제가 입력은 학번의각자리수의 2로나눈나머지(201420532 > 001000110)이고 출력은 입력의 evenparity와 oddparity를 구하는것인데...
VHDL 질문드려요
이 회로도를 VHDL로 구성하고싶은데 어떻게 해야하나요?? entity not_and is port( A : in std_logic; B : in std_logic; X : out std_logic ); end...
FPGA질문입니다
FPGA코딩중에 계속 오류가 나서 질문드립니다. 먼저 전체 코드는 다음과 같은데, library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD...