Veriloghdl Qna 관련 답변 4 페이지
자일링스 비바도 관련 문의 드립니다!
빨간펜으로 표시한 부분의 하위 폴더 아이콘이 저렇고 누르면 소스코드가 안나오는데 해결 방법 좀 알려주세요!
VerilogHDL이랑 VIVADO 관련 컴퓨터...
... VerilogHDL이랑 VIVADO와 FPGA 등을 이번학기에 배우게 되었습니다. 현재 집엔 15년도에 맞춘 i3데스크탑과 19년형 그램i5저전력이라 새로운 조립컴퓨터를 맞추고자 합니다....
태그: 컴퓨터견적, veriloghdl, vivado, fpga, 전자공학, 조립식컴퓨터, 베릴로그, 비바도, 회로설계
verilog hdl 크기비교질문합니다.
4비트의 a,b 두개의 입력값의 크기비교를 하려고 합니다. 출력신호는 (a>b)일경우는 abig (a<b)일경우는 bbig (a=b)일경우는 same 으로 표현하고 싶습니다....
태그: veriloghdl, verilog
modelsim 질문입니다.
처음 modelsim을 다뤄보는 학생입니다..ㅠㅠ 여기 data_in부분에 vaule 값을 0ns~10ns 까지 0001을 넣을려고 하는데 계속 0000 값만 뜨네요 .....
태그: veriloghdl
uart verilog 테스트벤치..
uart에대한 내요을 verilog로 작성했는데 transmitter , receiver, baudrate는 됐는데 테스트벤치를 못만들겠어요.. 테스트벤치만 좀 도와주실수 있으세요..? 도면은...
태그: verilog코드, verilog, hdl, veriloghdl
verilog code
verilog code좀 알려주세요! 다음과 같은 memory module을 설계하시오 입출력 포트 clk : memory clk (rising edge) ce : chip enable(active low)...
태그: ce, verilog, testbench, vhdl, xilinx, vivado, ise, veriloghdl, verilog코드
베릴로그 관련 질문이요! 급해욧!
명령어에서 32비트를 [31:0]으로 받아왔다고 가정했을때, 필요한 이진수 번호가 31번째 비트랑 0,1번째 비트에 있다고 가정하면 이걸 이으려면 어떻게...
태그: veriloghdl, verilog
verilog hdl 코딩 확인 부탁드립니다.
verilog hdl 4비트 전가산기 코딩 확인좀 부탁드립니다. `timescale 1ns / 10ps module bit4_Full_adder( a, b, cin, sum, cout); input [3:0] a,b; input...
태그: verilog, veriloghdl, 전가산기, 코딩, 테스트벤치
Verilog HDL 코딩 질문입니다 급함
다음과 같이 60진 카운터와 24진 카운터가 서로 연결되어 동작하는 모듈을 verilog code로 구현하시오. - 60진 up counter : clock의 rising...
태그: 프로그래밍언어, verilog, vhdl, veriloghdl, quartus, verilog코드, 코딩
verilog 코드 질문입니다.
module music( input clk, output reg speaker ); reg [30:0] tone; always @(posedge clk) tone <= tone+31'd1; wire [7:0] fullnote; music_ROM get_fullnote(.clk(clk)...
태그: verilog, veriloghdl, verilog코드