Modelsim Qna 관련 답변 4 페이지
ModelSim 코드 질문있습니다!!!!
signal cnt, sum:integer:=0; process begin wait for 50ns; cnt<=cnt+1; sum<=sum+cnt; end process; 위에 코드를 사용해서 실행 시켜야하는데 저기에 무엇을 더 작성해야...
모델심 modelsim 시뮬레이션 오류
시뮬레이션을 할려 하니 work(empty)가 뜨는데 이거 어떻게 해결하나요,,?
태그: hdl, velilog, modelsim, simulation
intel modelsim 설치 오류
사진과 같이 파일 3개를 다 눌러봐도 다음 사진에 나오는 창만 잠깐 뜨고 아무 반응이 없습니다. 도데체 뭘 하면 설치과 정상적으로 진행이 되나요 제발...
verilog 테스트벤치 질문이요
이렇게 테스트 벤치를 작성했는데 책에서는 이렇게 나와있더라구요 그런데 왜 저는 이렇게 나올까요?????? tb_fulladder3가 하위 모듈인 fulladder3와 제대로...
modelsim에서 틀린게 뭔가요?????
이제 처음 배우는데 저 왼쪽 숫자에서 4,5가 빨간불로 들어와있는데 저건 틀렸다는 건가요??? 그럼 틀린게 어떤건지 알수 있을까요?????
태그: modelsim
Modelsim Verilog관련 문
Modelsim Verilog관련 문제입니다 부탁드립니다 `timescale 1ns/1ps module tb_sim; wire clock_o; wire [7:0] q1_3_o ; wire [7:0] q2_3_o ; reg [7:0] d_i...
태그: Modelsim
모델심 입문하는 왕초보입니다.....
//generates clock signal of period 10 module osc1 (clk); output clk reg clk; initial 5 clk = 0; always@(clk) 5clk = ~clk; endmodule module osc1 (clk); output...
태그: modelsim, modelsimtestbench, testbench, 모델심, 모델심테스트벤치
모델심 이제 입문한 초보입니다....
module pipe1 (q3, d, clk); output [7:0] q3; input [7:0] d; input clk; reg [7:0] q3, q2, q1; always@(posedge clk) begin q1 =d; q2 =q1; q3 =q2; end endmodule...
태그: modelsim, testbench, modelsimtestbench, 모델심, 모델심테스트벤치
모델심 처음 시작하는 초보입문자입니다....
//generates clock signal of period 10 module osc1 (clk); output clk reg clk; initial 5 clk = 0; always@(clk) 5clk = ~clk; endmodule module osc1 (clk); output...
모델심 처음 들어가는 초보입니다....
module pipe1 (q3, d, clk); output [7:0] q3; input [7:0] d; input clk; reg [7:0] q3, q2, q1; always@(posedge clk) begin q1 =d; q2 =q1; q3 =q2; end endmodule...