Verilog Qna 관련 답변 30 페이지
Verilog 4비트 가/감산기 질문ㅠㅠ
첨부한 파일에 있는 조건대로 4비트 adder/substractor를 만들어야 하는데 대신 만들어주실 분 계신가요ㅠ 문화상품권 만원까지 사례 가능합니다... 무슨 과목이...
verilog hdl에서 output
verilog hdl에서 output이 input으로 들어가는 경우 어떻게 해야하나요? verilog 는 내부에 wire 나... endmodule 위처럼 verilog는 출력을 wire나 reg 로...
verilog, testbench, modelsim 으로...
간단한 조합논리회로 코드인데 컴파일 완료하구 시뮬돌렸는데 자꾸 error loading design 문구가 뜨는데 해결방법좀 알려주세요!...
태그: verilog, code, testbench, modelsimtestbench
c언어 모르는 새내기 베릴로그(verilog...
... IP나 툴들은 복잡하고 빠르게 변하지만 Verilog 언어만 놓고 보면 참 단순합니다. 책은 아무거나 참고하셔서 언어적인 부분만 익히시고, 교육이나 카페를 통해서...
베릴로그(verilog) 관련 질문이...
안녕하세요. 요즘 학교에서 베릴로그를 배우고 있습니다. 그 중 VeSPA instruction과 Algorithmic behavioral modeling 부분을...
verilog(베릴로그) 모듈입력...
HA랑 FA 이용해서 4비트를 하나로 묶으려고 합니다. 총 16비트를 설계하려고 하는데 어떻게 입력해야할까요? 답변부탁드립니다. 참고로 Half Adder와 Full...
태그: 컴퓨터, verilog, verilog코드, verilogcode, carry, look, ahead, adder, 전자회로
verilog testbench 기초 질문입니다.
Modelslim프로그램을 통한 verilog code작성 과제를 하고 있는데 testbench의 개념... Gate의 verilog code를 짜놓고 그 verilog code에 대한 테스트를 하는것인가요?...
태그: verilog
adress를 만들기 위해 mux 구성이...
보시는 것과 같이 select 시그널이 "0"이 선택되면 IN0만 보내고 "1"이 선택되면 IN0/IN1/ 만 보내고 "2"이 선택되면 IN0/IN1/IN2 만 보내고 "3"이 선택되면 IN0/IN1...
태그: 메모리, verilog, mux, 합성, address, code, veriloghdl, 코드분석, vhdl, verilogcode
mux에서 select signal을 순차적으로...
채택 100%로 가능합니다... 급해서요.. mux에 8bit data가 4-input으로 a/b/c/d로 사용되고요 select signal이 [3:0]인데요.. selct signal이 그러면 0/1/2/3이자나요 .....
태그: verilog, code, mux, shifter, resistor, coding, vhdl, source, 합성, syn
모델심(modelsim) 에서...
모델심에서 베릴로그(verilog) 언어 사용중입니다. 음... 모델심에서도 매트랩 처럼 브레이크포인트 설정하고, 스텝, 스텝 인, 스텝 아웃.. 하면서 해당라인에서 업데이트 되는...