verilog Qna 관련 답변 3 페이지
왜 input wire문이 continuous...
아래의 코드를 실행했습니다. module test( input reg a, ); assign a = 0; endmodule 위 코드를 실행하니, multidriving ERROR가 떳습니다. (>”Variable ""a"" has...
태그: verilog, systemverilog
input reg 변수에는 왜 continuous...
CODE1처럼, 그냥 reg type에 continuous assignment하는것은 error가 전혀 없습니다. module test_1; reg as; assign as = 0; endmodule <CODE1> 그런데...
태그: verilog, systemverilog
vivado로 verilog 실습중인데...
질문 그대로 schematic에서 오류가 생겨서 질문올립니다 일단 코드는 다음과 같은 간단한 2-input and gate 이고 회로도를 보기 위해 아래처럼 Schematic을 눌렀습니다...
verilog 스텝모터 제어 질문 있습니다.
[code] module step_motor(clk, fnd_sel, sw, OUT_A, OUT_B, OUT_nA, OUT_nB); input clk; input fnd_sel; //T16번 스위치 input [1:0] sw; //G15, P15 스위치 output OUT_A;...
Basys3 모델 세그먼트 관련 질문합니다
sw[0]을 켜면 세그먼트에 9090을 띄우려고 하는데 계속 9999가 뜨거나 아예 숫자도 문자도 아닌게 뜨거나 똑같은거만 4개가ㅠ뜨더라구여...
베릴로그 클럭 분주기 질문
안녕하세요 클럭 분주기에 대해 공부하다가 궁금한 점이 있어 질문합니다. FPGA의 메인 클럭 주파수가 50Mhz이고, 1초에 한 번씩 동작하게 설계하고 싶습니다....
베릴로그 hdl array 문법 질문
베릴로그 문법을 공부 중인데 array 부분이 이해가 어려워서 질문 드립니다. reg [7:0] mema [7:0] 이게 비트수 8개짜리가 8개(배열) 생성된다는 뜻이고 mema[4][3]이...
태그: verilog
verilog 코드
... end endmodule 위의 코드는 Verilog로 작성된 다운 카운터 모듈입니다. 이 모듈은 입력으로 클럭 신호, 시작 신호, 리셋 신호, 8비트 값...
modelsim 8 비트 카운터
verilog 8비트 T flipflop counter을 만들어야 하는데 gate 레벨이나 dataflow레벨로만 만들어야 해요... 코드 짜주시는분 무조건 채택해드려요(제가 한번 돌려보고...
태그: modelsim, verilog, verilog코딩, verilog대행, verilog코드, Tflipflop, TFF, T_flipflop, flipflop, counter
C언어 관련해서 질문있습니다.
... 일단 위 언어는 C가 아니라 Verilog 라는 언어이고요. 문제는 input 인 'axislv_rvalid' 를 모듈 안에서 바꾸려고 시도하고 있기 때문에...