Verilog Qna 관련 답변 29 페이지
verilog HDL 난수발생
... ㅜㅜ 짧은 소견으로 10년간 개발하면서 verilog에서 랜덤함수를 사용해본적이 없어요. 제 지식이 맞는지는 모르지만 시뮬레이션 상에서만 가능한 것으로 알고...
태그: verilog
verilog 코드 질문드립니다
full adder을 2개의 decoder와 or게이트로 표현할수있다는데 코드를 어떻게짜야하나요..ㅠㅠ 테스트벤치도 부탁드립니다 ㅠㅠ 2개의 half...
2개의 decoder verilog구현방법
full adder(전가산기) or게이트와 2개의 decoder verilog 코드를 모르겠어서요 테스트벤치와 코드파일 부탁드려요ㅠㅠ 내공 100걸어요 ㅎㅎ...
Verilog if /case/ 가감산기 질문
입력mode x y z 출력 cb sd을 가진 전가감산기를 표현하는데 mode가 0 (add)일때는 정상적인 출력값이 나오는데 mode가 1 (sub)일때는 그냥...
verilog 설계 - carry lookahead를...
(컴파일러는 icarus-verilog 를 사용하는 중입니다) [adder.v] module... 제 생각에는 현재 for 문이 잘못된 것 같은데 제가 verilog는...
verilog 전감가산기
... Hint - verilog 에서 선언하는 signal들은 1비트 - 1씩 더하면 모든 경우를 체크할 수 있음 ex) reg [1:0] inputs; inputs = 2'b00; inputs = inputs...
8x8 multiplier verilog코드인데...
module multi(a,b,result); input [7:0] a; input [7:0] b; output [15:0] result; wire [15:0] a1,a2,a3,a4,a5,a6,a7,a8; assign a1=(b[0]==1’b1) ? {8’b00000000...
Verilog 4비트 가/감산기 질문ㅠㅠ
첨부한 파일에 있는 조건대로 4비트 adder/substractor를 만들어야 하는데 대신 만들어주실 분 계신가요ㅠ 문화상품권 만원까지 사례 가능합니다... 무슨 과목이...
verilog hdl에서 output
verilog hdl에서 output이 input으로 들어가는 경우 어떻게 해야하나요? verilog 는 내부에 wire 나... endmodule 위처럼 verilog는 출력을 wire나 reg 로...