Verilog Qna 관련 답변 28 페이지
verilog multiplier 베릴로그...
... verilog나 vhdl 로 소수점 연산 및 곱하기. 나누기는 어려운 과제입니다. 힌트만 드리면.. (저도 구현까지는 생각할 시간이 필요해서..) 0.8359375 이 숫자는 의도한...
verilog 클럭 분주 질문
50Mhz 클럭을 312.5kHz로 분주하는 코드를 짜고 싶은데 이해가잘 안돼요, reg [7:0] i_clk_cnt; reg i_312p5khz; always @(posedge i_50mhz) begin if (!i_clk_locked)...
Verilog로 JK Flip-Flo
Verilog로 JK Flip-Flop를 만들려고 하는데... module JK_FlipFlop (J, K, CLK, set, reset, Q, Qbar); 로 해서 set와 reset가 active low로 작동하는 것으로 할려고 하는데, 힘들어오....
Verilog 1101 Detector 시물레이션 오류
제가 module 을 다음과 같이 짜고 module det_1101(in,clock,R,S,CE,out); input in; input clock,R,S,CE; output out; reg j1,k1,j0,k0; JKFF jk1(.J(j1),.K(k1),.Clk(clock),.R(R)...
태그: verilog, simulation, detector, sequence, circuit
FPGA 질문합니다.
문서를 보면서 코드를 작성하고 있는데 상각과 달리 동작이 이상해네요 동작은 아래와 같이 동작을 테스트 하고 싶습니다 그런데 결과가 아래와 같습니다....
Verilog Detector 구현하기
Verilog로 1001Detector를 구현하려고 합니다. State Diagram을 그리고 이것을 Verilog로 작성하려... 근데 문제는 제가 Flip Flop을 (JKFF)을 Verilog로...
verilog hdl 간단한 게임 코딩(FSM)...
글남겨주시면 쪽지하겠습니다 부탁드립니다. 답변 들어갑니다. 필자가 객관적으로 알아본 결과 잘 알겠습니다. 선 채택 바랍니다. 감사합니다.
태그: verilog, 베릴로그, veriloghdl, modelsim, 모델심, modelsimtestbench, 모델심테스트벤치, testbench
verilog 플립플롭
... 취미로 Verilog 문의를 찾아 답변을 달고있는 심장입니다. 메일로 문의 주셨으면 답변 드렸을텐데.. 메일주소 찾기 어려우셨죠? 댓글...
verilog 질문드립니다.
... verilog에서 edge일때 동작은 always @(이벤트) 구문을 사용해서 아래와 같이 설계합니다. always @(posedge clk or negedge reset or negedge set) begin if...
태그: verilog
verilog hdl 시계코딩...
module clock (clk,seg_a,seg_b,seg_c,seg_d,seg_f,seg_g,seg_dp,digit); input clk; output seg_a; output seg_b; output seg_c; output seg_d; output seg_f; output seg...
태그: verilog, veriloghdl, verilog코드