Verilog Qna 관련 답변 22 페이지
vivado에서 fpga에 업로드 도중 에러가...
에러 코드는 error: [common 17-39] 'program_hw_devices' failed due to earlier errors.이며, 보드는 CMOD A7을 사용하였습니다. https://reference.digilentinc.com/reference...
베릴로그,디지털논리회로...
이 문제 모델심 프로그램으로 fulladder를 이용하여 베릴로그 짜주실 능력자 계신가요!
Verilog Hdl소스 질문
Verilog 코드 질문인데요 진리표는 사진과 같고 For문을 이용해서 만들려고 하느데 module pefor ( D ,EI ,Q3 ,EO3 ,GS3 ); output [1:0]Q3 ; reg [1:0]Q3...
태그: Verilog
이 문제의 베릴로그 짜주실 수 있는
이 문제의 베릴로그 짜주실 수 있는 능력자 있으신가요 ㅜㅜ 답변드립니다. 1의 수를 세는 것입니다. 따라서 1이 있으면 더하면 됩니다. 위 회로는 behavioral...
태그: 디지털논리회로, 디지털논리설계, 디지털논리회로설계, 테스트벤치, 베릴로그, verilog, testbench
verilog 공부하고있는데 막혔어요
verilog 공부하고있는데 막혔어요ㅠㅠ verilog 고수분들 부탁드립니다!! temp[9:4] 는 나누기 16과 같습니다. 구간별 수식 / 16 으로 값을 구하면 됩니다. 따라서...
태그: verilog
verilog 고수분들ㅠㅠ veril
verilog 고수분들ㅠㅠ verilog 공부하고있는데 도저히 모르겠어서 질문드립니다!! nonblocking 이랑 blocking 차이인것같은데 설계자체를 이해를못해서 입출력파형도...
태그: verilog, nonblocking, blocking
Verilog HDL 질문드립니다.
Verilog HDL 질문드립니다. 여기에서 itmp , otmp 가 뭔가요? C언어랑 비교하면... 변수를 선언한 값입니다. verilog에서는 reg 타입과 wire 타입을 많이 사용합니다.
[간단] Modelsim Verilog에서 Hello...
책에서는 이렇게 작성한 뒤 컴파일, 시뮬레이션, RUN을 누르면 Transcript 창에 Hello world가 뜬다고 하는데 제가 해보면 run 만 뜨고 hello world가 뜨지를...
VHDL verilog data 값 넣기.
datapath U0_datapath (clk, cmd, din, sel, rfRAddrA, rfOutA, rfRAddrB, rfOutB, rfWAddr, rfWEn, status); 이 datapath에 다가 output[15:0] data; data = {3'b111, 8'b0000...
verilog hdl 오류가 무엇인지...
verilog 테스트벤치를 돌릴려고 하는데 위에 사진처럼 오류코드가 뜨면서 안되네요. 혹시 어떤 부분에서 오류가 났는지 알 수 있을까요? `timescale 1ns...
태그: 프로그래밍, verilog, veriloghdl, 프로그래밍언어, 디지털회로, 디지털회로설계, 디지털공학, 전자공학