Verilog Qna 관련 답변 21 페이지
verilog 베릴로그 질문입니다.
verilog 베릴로그 질문입니다. duty cycle이 70%인 1/10 주파수 분주기 코딩이 궁금합니다. 또 30진 카운터 코딩하는방법도...
Verilog 설계 도와주세요
Verilog 설계 도와주세요 입력신호 din이 8비트에 무부호 이진수이고... 125곱해서 나오는 Verilog 설계 어떻게 하나요?? wire [8:0] dout={1'b0,din}+din[7:2];
Verilog 에서 FSM-COMB, FSM-SEQ 가...
알려주실수 있나요 ㅜㅜ FSM: Finite State Manchine COMB: Combinational (or Combinatorial) logic (and, or gate 같은 거) SEQ: Sequential logic (flip-flop 같은 거) FSM...
Verilog Code
1. Master Select Logic Mode 에 따른 동작 2. Digital Clock Logic 시계동작 3. Timer 동작 4. Alam 동작 5. FND display 순서의 소스입니다....
태그: modelsimtestbench, verilog, modelsim
MIPS 컴퓨터 DATA MEMORY Verilog...
... endmodule // dataMem MIPS 컴퓨터의 DataMemory부분의 Verilog 코드입니다. 여기서 마지막의 assign dataOut = (address < 1024) ? 0 : {dataMem[base_address]...
태그: Verilog, mips, mipsprogramming, database
논리회로 게임설계 (FPGA verilog)
... (가능하다면자동으로 경기시간을 기록한다) 이렇게 게임을 설계해야하는데 verilog코드를 못 짜겠습니다 ㅜㅜ 코드이외에도 어떻게...
저기 보이는 사진의 상태도를 간략화를
상태도는 간단하게 만들수록 더 좋은거라고 하더라구요. 저기 보이는 사진의 상태도를 전체적으로 간단하게 만들고 싶은데 어떤식으로 간략화를시킬수있나요? ----s0부터 s4...
vivado에서 fpga에 업로드 도중 에러가...
에러 코드는 error: [common 17-39] 'program_hw_devices' failed due to earlier errors.이며, 보드는 CMOD A7을 사용하였습니다. https://reference.digilentinc.com/reference...
베릴로그,디지털논리회로...
이 문제 모델심 프로그램으로 fulladder를 이용하여 베릴로그 짜주실 능력자 계신가요!