Verilog Qna 관련 답변 20 페이지

vivado에서 사용하지 않는 핀의...

제가 사용하지 않는핀에 VCC와 GND를 빵판의 크기가 작아서 직접 물려야하는 상황입니다. vivado툴 어디선가 사용하지 않는 핀에 대해 pull up, pull down, none을 설정할 수...

태그: verilog, veriloghdl, vivado, xillinx

verilog 무어머신

형님들이거 코딩 어떻게 하나요 ㅠㅠ 실습에서는 출력이 한 클럭만 나오게 하는걸 모르겠고, 응용과제에서는 실습에서 만든...

태그: verilog, 무어머신, 코딩

베릴로그 주석좀 달아주세요 ㅠㅠ(100)

빨리 부탁드립니다..!

태그: 베릴로그, 컴퓨터프로그래밍, verilog

modelsim 파형

파형이 4개 떠야 하는데, 3개만 뜨고 그 다음 파형이 안뜨는데요. 무슨 문제인가요? testbench 작성하셨나요?

태그: 베릴로그, verilog

Verilog 질문

module decrypt(parameter SIZE = 32) ( input clk, input initkey, // if data_i is 1 == key input [SIZE - 1 : 0] data_i, // ciphertext or key output [SIZE - 1 : 0] data_o // plaintext )...

태그: 컴공, 하드웨어, verilog, 정보보안, 암호학

verilog turn off delay 질문

notif1의 turn off delay를 확인하기 위해 testbench를 만들었는데요 제가 60 in=0; control=0; 을 두줄 적었습니다 왜냐하면 한줄만 적으니까 output이 z가...

태그: verilog, 논리회로설계, 전자공학과

verilog array 관련질문입니다.

verilog에서 array를 활용하여 and게이트를 사용하고 싶은데 어떻게 사용하는지 가르쳐주세요 input[1:0]a; 이면 a가 00,01,10,11로 나오게 되는 건 아는데 이...

태그: modelsim, verilog

modelsim verilog 질문이요

`timescale 1ns / 1ns module ALU_tb; reg [3:0] Inst; reg [7:0] A, BusWires; wire [7:0] Result; ALU AULtb1 (Inst, A, BusWires, Result); initial begin Inst = 4'b0000;...

태그: verilog, verilog코드, modelsimtestbench

베릴로그 flow summary

안녕하세요 verilog flow summary에 대해서 질문하고 싶습니다. flow summary에서 logic utilization은 무엇을 나타내는 수치인지 궁금합니다. 말 그대로 전체...

태그: verilog, 베릴로그, flow, summary, code, verification, 분석

Modelsim Verilog 작성

과제가 모델심 프로그램으로 NORgate 를 테스트벤치랑 모듈로 구현하는건데 아래 조건들을 가지고 작성좀 해주세요 module NorGate...

태그: verilog, modelsim, 모델심, 테스트벤치, NOR게이트

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