Verilog Qna 관련 답변 15 페이지
verilog hdl 크기비교질문합니다.
4비트의 a,b 두개의 입력값의 크기비교를 하려고 합니다. 출력신호는 (a>b)일경우는 abig (a<b)일경우는 bbig (a=b)일경우는 same 으로 표현하고 싶습니다....
태그: veriloghdl, verilog
uart verilog 출력결과..
출력결과가 이렇게 나오는게 맞나요,,? 맞으면 왜 맞는지 아니면 어떻게 나와야 하는지좀 설명좀 부탁드립니다.....
uart verilog 테스트벤치..
uart에대한 내요을 verilog로 작성했는데 transmitter , receiver, baudrate는 됐는데 테스트벤치를 못만들겠어요.. 테스트벤치만 좀 도와주실수 있으세요..? 도면은...
태그: verilog코드, verilog, hdl, veriloghdl
verilog assertions
parameter NUM_CYCLES = 3; assert property( (@posedge clk_m) disable iff (reset) $changed(data) |-> !rose(req)[*NUM_CYCLES]); assert property( (@posedge clk_s) disable...
Clock divider 짜주세요ㅠㅠㅠㅠㅠㅠ
module T(Clock,Reset,c1,w,Pushn,LEDn,Digit1,Digit0); input Clock,Reset,c1,w,Pushn; output wire LEDn; output wire[1:7]Digit1,Digit0; reg LED; wire [3:0]BCD1...
베릴로그 질문입니다.
제가 베릴로그로 코드 짜고 있는데요 2진수 4비트 abcd 하나를 입력 받아서 efgh 4비트 하나로 출력하고 싶은데 여기서 e,f,g,h는 각각 a,b,c,d로 표현 된 식은 알고...
디지털 회로실험, verilog code질문...
always @(posedge clk or posedge rst) if(rst) cnt27 <= 0; else cnt27 <= cnt27 + 1; assign stepclk = cnt27[26]; // For FPGA application FPGA보드에 이용하기 위해서 클럭을...
verilog code
verilog code좀 알려주세요! 다음과 같은 memory module을 설계하시오 입출력 포트 clk : memory clk (rising edge) ce : chip enable(active low)...
태그: ce, verilog, testbench, vhdl, xilinx, vivado, ise, veriloghdl, verilog코드
베릴로그 관련 질문이요! 급해욧!
명령어에서 32비트를 [31:0]으로 받아왔다고 가정했을때, 필요한 이진수 번호가 31번째 비트랑 0,1번째 비트에 있다고 가정하면 이걸 이으려면 어떻게...
태그: veriloghdl, verilog