Verilog Qna 관련 답변 12 페이지
베릴로그 detector 문제 코드좀...
임의의 clk주기에 따라 입력되는 din데이터를 4비트 단위로 검사해서 1001이면 출력 f를 1, 그 외의 경우는 0으로 나오는 detector...
베릴로그 코딩
베릴로그 코딩 관련해서 질문이 있고 혹시 작은 문제 하나 해결해 주실분 구합니다 전문가분들이나 잘하시는 학생분들 연락 부탁드립니다
디지털논리 쿼터스에서 verilog 인풋...
쿼터스에서 자꾸 next state로 갈때 x,y가 동시에 1일때를 정의하라고 그러는데 동시에 1나오는 경우를 배제하도록 설정할수는 없나요?? 어떤 코드인지 모르겠지만...
Verilog 주종형 D플립플롭
D플립플롭까진 구현해봤는데 주종형을 어떻게 구현할지 감이 안옵니다 그냥 그림과 같이 연결하시면 됩니다. clk를 slave에 연결 할 때 ~clk 와 같이 반전 하시면 되요.
Verilog 코딩 질문
해당 상승엣지 D플립플롭에서 주종형(Master slaved) D플립플롭으로 변환하는 과정에서 어떻게 설계해주면 될지 막막하여 지식인에 여쭤봅니다.
태그: verilog
베릴로그 문법 질문
module Vr_HW2_register_file(CLK, RST, RR1, RR2, WR, WD, WE, RD1, RD2); input CLK; input RST; input [4:0] RR1; input [4:0] RR2; input [4:0] WR; input [31:0]...
태그: verilog
verilog '**' 합성가능한 언어인가요?
안녕하세요, verilog 를 배우고 있는 학생입니다. 예를 들어서 아래 변수 선언을... verilog에서는 wire [7:0] a; assign a = 8'b10100000; 또는 assign a = 8'd160; 와 같이 10진수나...
modelsim verilog 질문
ALU를 코딩하는데 ** Warning: (vsim-3015) [PCDPC] - Port size (8) does not match connection size (1) for port 'z'. The port definition is at: C:/Users/pkh04...
verilog coding에서 reset
왜 reset은 대부분 negedge에서 동작하도록 권장되는건가요????clk가 posedge인거랑 연관이 있는건지... 리셋은 주로 처음 전원을 넣었을때 자동으로 리셋을...
태그: verilog코드, veriloghdl, verilog
자소서 오타
... 제출 마감된 자소서의 대내외활동 기입란에 외부 Verilog교육을 받았다는 걸 Verilg... 활동내용에는 Verilog라고 적긴했어요 안녕하세요, 취업 포털 잡코리아 입니다....