Verilog Qna 관련 답변 11 페이지
vivado에서 정규 분포 만들기
vivado에서 $dist_normal를 이용해서 정규 분포 난수를 만들수있다요? assign gaussian = $dist_normal (1, 0, 1); 이렇게 하면 표준정규분포 난수가 되는건가요? 검색할때는...
베릴로그 wire tri 진리표 알려주세요.
wire tri net의 진리표라고 나오는데, 이게 대체 무슨 의미인지 모르겠습니다. 두 개의 wire net와 tri net이 하나의 net으로 합성이 되면 나오는 결과값을...
베릴로그 코드 관련 간단한 질문있습니다.
베릴로그에서 디자인코드를 실습하다가 reg [1:3]x, next_state; 라는 문장이 나왔는데 여기서 next_state라는 것은 어떤 역할을 하나요?
verilog 코딩 input 관련...
verilog에서 input에 4bit로 들어간다고 가정하다면 가장 앞자리 마지막자리 bit는 1'b0으로 고정되어있고, 나머지는 qout이라는 입력으로 들어온다고...
베릴로그 시뮬레이션 오류
베릴로그 코드 짠 다음에 시뮬레이션 돌렸는데 계속 이 화면만 뜨고 다음으로 안 넘어갑니다ㅜㅜ 코드에는 오류가 없는데 어떻게 해결할 수 있을까요… `timescale 1ns...
modelsim simulation 이상 현상
안녕하세요. intel 홈페이지에서 modelsim 13.1을 무료로 다운받아 공부하고 있는 학생입니다. 현재 Flipflop을 만들어서 test bench파일을 simul 하고 있습니다....
태그: modelsim, intel, simulation, verilog
인텔 모델심 verilog로 1 bit full...
Intel modelsim에서 verilog testbench사용해서 1 bit full adder코드를 짜고 시뮬레이션을 돌려서 캡쳐를 해야해서 코드를 짰습니다...
태그: verilog, 베릴로그, modelsim, modelsimtestbench, verilog대행
베릴로그 detector 문제 코드좀...
임의의 clk주기에 따라 입력되는 din데이터를 4비트 단위로 검사해서 1001이면 출력 f를 1, 그 외의 경우는 0으로 나오는 detector...
베릴로그 코딩
베릴로그 코딩 관련해서 질문이 있고 혹시 작은 문제 하나 해결해 주실분 구합니다 전문가분들이나 잘하시는 학생분들 연락 부탁드립니다