FPGA Qna 관련 답변 11 페이지
ASIC PLD FPGA 연관성
ASIC PLD FPGA 이 세개 연관성이 헷갈려서... 칩 fpga는 pld에 포함되며 프로그램가능한 게이트 어레이 라고... 그리고 pld가 fpga를 포함하는 상위개념이 맞는지도 궁금하구요...
verilog 클럭 분주 질문
50Mhz 클럭을 312.5kHz로 분주하는 코드를 짜고 싶은데 이해가잘 안돼요, 3.2usec를 1주기로 하는 클럭이므로 50Mhz는 20nsec입니다. 3200/20=160개입니다. 50MHz의...
FPGA 질문합니다.
문서를 보면서 코드를 작성하고 있는데 상각과 달리 동작이 이상해네요 동작은 아래와 같이 동작을 테스트 하고 싶습니다 그런데 결과가 아래와 같습니다....
c언어 모르는 새내기 베릴로그...
제가 로봇관련 대회에 참가 하게 되었는대 대회 설명회에서 베릴로그,FPGA를 배워오면 수월하다고 합니다 그런대 베릴로그에 관한 책을 찾아보니 대부분 12년된 책밖에...
fpga quartus 2 소스에 8
fpga quartus 2 소스에 8개숫자를 자기전화번호 8개넣고 버튼 1번을 누르면 다음입력한 번호가 뜨게하는 소스점요 resetn com_cnt 이런게들어가네요
Xilinx FPGA Board 공부용으로...
제목 내용 그대로 입니다. Verilog Coding에 관심이 생겨서 하드웨어와 직접 연동하여 공부해보고 싶습니다. 초,중급자에게 적당한 수준으로 20만원 이하로 해서...
fpga 메모리 할당과 출력
fpga vhdl 기반 설계 중 메모리에 할당된 값에 따라 tft lcd상에 해당하는 공간에 점을 출력하려고 합니다. 메모리 주소를 일정 구역에 할당 뒤 해당 메모리공간에 저장된...
VHDL component
탑 모듈에서 FSM mealy type을 구현하려고 type state 선언을 해서 총 6가지 state를 나타내는 코드가 포함되어 있습니다. 그리고 그 하위...
태그: VHDL, PROGRAMMING, 프로그래밍, 하드웨어, FPGA
베릴로그코드 질문있습니다
스테이트머신을 만들어 fpga보드에 올려 led 패턴출력을 만들려고하는데 module tr(rstn,clk,bt1,y); input rstn,clk,bt1; output reg [7:0]y; reg [1:0] state...
태그: 베릴로그, 디지털시스템, fpga, 전자공학과, 모델심, verilog코드, 공대생, 검색질문, 통합검색궁금증, 통합검색질문하기
ORCAD, VHDL 책 질문드립니다.
... VHDL을 이용한 FPGA 디지털 설계 VHDL 프로그래밍 바이블 창의적인 디지털시스템설계 : VHDL 서점에 가도 책이 잘 없어서.. 도서관은 갈 시간이 없고.. 그래서 직접...