vhdl코딩 Qna 관련 답변 1 페이지
VHDL 출력 파형 그리기 질문
1,2번 정답이 뭔가요? 1번은 Metastable state로 출력이 어떻게 나올지 알 수 없음 구글에 Metastability로 검색해 보면 많이 나옴 설계했는데 입력 저렇게 주면 뒤통수...
vhdl코드 질문입니다.
위의 진리표에 따라서 structure level로 코드를 작성하려 합니다. LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY car_secur_str IS PORT( M, D...
vhdl 질문
사진 시뮬 결과에 시간이 제 거는 0ps부터 1us까지 밖에 안 뜨는데 사진처럼 바꾸려면 어떻게 해야하나요 ? ㅠㅠ 코드는 책에 다 나와있어서 틀리지 않았어용 카운트...
VHDL에 대해 기본서 추천해주세요
안녕하세요 제가 취업을해서 7월달부터 현장에서 일을하게 되는데 아직 VHDL을 사용해본적이없어서 남은 기간동안 기본서를 가지고 바짝공부하려고 합니다....
Quartus vhdl Test Bench 실행이...
하다하다 안돼서 능력있는 분께 도움 요청합니다. DUT코드 Gate Level Simulation 으로 하나하나 설정해서 하면 제대로 나오는데...
태그: quartus, quartus2, vhdl코드, vhdl코딩, testbench, 오류, 모델심, 모델심테스트벤치
Quartus 쿼터스 VHDL Test Bench...
하다하다 안돼서 능력있는 분께 도움 요청합니다. DUT코드 Gate Level Simulation 으로 하나하나 설정해서 하면 제대로...
aldec active-hdl 코드 질문입니다
이 코드로 2진수를 bcd코드로 변환해서 7segment로 표현하고있는데 100의자리부터는 어떻게해야 표현이 가능할까요?
7segment vhdl 코딩 컴파일 에러
컴파일이 안됩니다.. 뭐가 문제인가요?? library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all;...
vhdl 오류
kind가 0부터 4까지는 in1과 in2가 덧셈, 뺄셈, 곱셈, 나눗셈, 나머지이고 kind가 5부터 10까지는 in1과 in2 이 and, or, xor, nand, nor...
VHDL 오류
kind가 0부터 4까지는 in1과 in2가 덧셈, 뺄셈, 곱셈, 나눗셈, 나머지이고 kind가 5부터 10까지는 in1과 in2 이 and, or, xor, nand, nor...