vhdl코드 Qna 관련 답변 1 페이지
vhdl코드 질문
가지고있는 정보는 fpgav4,cyclone iv ep4ce15f23c8입니다. 아무리 코드 셋팅값을 바꿔보아도 lcd가 작동하지않습니다. 해답을 내려주시면 감사하겠습니다.
vhdl 오류에 관해서
modelsim으로 하다가 한계를 맞아 vivado를 사용해서 vhdl을 사용하고 있는데 시뮬레이션을 돌리면 오류가 계속 나와서요...
vivado VHDL 설계 질문이요 ㅜㅜ
다른건 다 풀겠는데 이 조건으로 디자인코드 작성하는게 너무 안풀리네요 ㅜㅜ 디자인 코드랑 시뮬레이션 코드 알려주실분 계신가요? ㅜㅜ..
VHDL 출력 파형 그리기 질문
... 검색해 보면 많이 나옴 설계했는데 입력 저렇게 주면 뒤통수 ㅈㄴ 패고 싶음 2번은 VHDL 코드나 주고 문제를 냈으면 좋겠음 문제 출제자 뒤통수 ㅈㄴ 패고 싶네
VHDL 16진수 표현 질문이요
VHDL 언어에서 8bit 16진수를 표현할때 x"00" 이렇게 표현하는데, 만약 11 bit 면 16진수 어떻게 표현하나요? x"100" 이렇게 적었더니 비트수가 12비트여서 안맞는다고...
태그: vhdl코드
vhdl코드 질문입니다.
위의 진리표에 따라서 structure level로 코드를 작성하려 합니다. LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY car_secur_str IS PORT( M, D...
vhdl 질문
사진 시뮬 결과에 시간이 제 거는 0ps부터 1us까지 밖에 안 뜨는데 사진처럼 바꾸려면 어떻게 해야하나요 ? ㅠㅠ 코드는 책에 다 나와있어서 틀리지 않았어용 카운트...
Quartus vhdl Test Bench 실행이...
하다하다 안돼서 능력있는 분께 도움 요청합니다. DUT코드 Gate Level Simulation 으로 하나하나 설정해서 하면 제대로 나오는데...
태그: quartus, quartus2, vhdl코드, vhdl코딩, testbench, 오류, 모델심, 모델심테스트벤치
Quartus 쿼터스 VHDL Test Bench...
하다하다 안돼서 능력있는 분께 도움 요청합니다. DUT코드 Gate Level Simulation 으로 하나하나 설정해서 하면 제대로...
Quartus II 코드 작성 후 실행은 오류는...
1. 코드는 다음과 같고.. library IEEE; use IEEE.STD_Logic_1164.all; use IEEE.STD_Logic_arith.all; entity VAR_COM is port (A,B,C : in std_logic; Y : out std_logic); end entity...