vhdl소스 Qna 관련 답변 1 페이지
VHDL 출력 파형 그리기 질문
1,2번 정답이 뭔가요? 1번 클럭의 속도 보다 빠르게 변화하는 데이터 값의 동작을 만족하는 고속 회로라는 전제에서 클럭의 상승 모서리 이벤트의 순간에 있는 데이터 값을...
Vivado 오류
이거 어떻게 해결하나요?? ㅠㅠ 계속 오류 뜨고 찾아봤는데 다 상세하게 안 나와있어서 해결 방법을 모르겠어요... 이번주까지 과제해야하는데 알려주실...
vhdl 오류
kind가 0부터 4까지는 in1과 in2가 덧셈, 뺄셈, 곱셈, 나눗셈, 나머지이고 kind가 5부터 10까지는 in1과 in2 이 and, or, xor, nand, nor...
VHDL 오류
kind가 0부터 4까지는 in1과 in2가 덧셈, 뺄셈, 곱셈, 나눗셈, 나머지이고 kind가 5부터 10까지는 in1과 in2 이 and, or, xor, nand, nor...
vhdl testbench 도와주세요...
library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity Multi is port( A, B : in signed(2 downto 0); Z : out signed(7 downto 0)); end entity Multi;...
베릴로그 코드 해석 부탁드려요.
빨간색으로 표시해둔 부분이 무슨 의미인지 모르겠어요.. ALU_PROC으로 선언해둔 모듈이나 변수가 없는데 저게 뭘 의미하는 건가요? begin:ALU_PROC // begin 블럭의...
VHDL J-k 플립플롭 코드좀 알려주세요!!
상승 에지 트리거 J-K 플립플롭 진리표가 동작되도록 When-else 문이랑 process if 문을 사용하여 코드알려주세요!! (입출력 신호 이름은 J, K, CP, Qout, QAout으로 사용)...
modelsim vhdl 오류 질문
안녕하세요 4-bit full adder를 modelsim을 이용하여 만드는 과정에서 오류가 발생하여 질문드립니다. 코드는 이러합니다. 1adder....
태그: modelsim, modelsimtestbench, vhdl코드, vhdl소스, multiple_source
8x1 mux vhdl
library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity mux_8x1 is Port (A,B,C,D : in std_logic; EN: in std_logic; f : out std_logic); end mux_8x1; architecture...
vhdl 문법 질문
나머지 연산 결과로는 4비트를 출력하고 곱셈의 경우에만 8비트 출력을 해야하는데 출력f의 비트수를 4와 8 두가지로 하는 방법이 있을까요 ?