vdhl Qna 관련 답변 1 페이지
modelsim 4-to-1 멀티플렉서 VHDL 오류
entity를 바꿔봐도 컴파일이 되질 않습니다,, 오류 알려주세요ㅠㅠ
태그: modelsim, 모델심, error, compile, 테스트벤치, 멀티플렉서, 디지털논리회로, 전기전자기초실험, VDHL, vhd
코딩 질문있습니다!!!
signal cnt, sum:integer:=0; process begin wait for 50ns; cnt<=cnt+1; sum<=sum+cnt; end process; 제가 ModelSim -Altera 를 사용해서 위에 코드를 사용해서 실행...
ModelSim 코드 질문있습니다!!!!
signal cnt, sum:integer:=0; process begin wait for 50ns; cnt<=cnt+1; sum<=sum+cnt; end process; 위에 코드를 사용해서 실행 시켜야하는데 저기에 무엇을 더 작성해야...
VHDL DEMUX 설계 오류 수정
VHDL로 DEMUX설계 중입니다. package (procedure 사용) 이용해서 설계 하려고 하는데 with~select~when 구문에서 자꾸 오류가 납니다. 고수님들 도와주세요~~
4 and gate 질문입니다.
제가 모델리즘(?) 프로그램을 이용해서 4 and gate 를 std_logic을 이용해서 만들었는데 컴파일은 이상없는데, 시뮬레이션에서 에러가 납니다.. 수정해주시면...
VHDL 문장 질문 급합니다...살려주세요....
VHDL 코딩좀 알려주세요... 1. library ieee; use ieee.std_logic_1164.all; entity comb1 is port ( a,b,c,d : in std_logic; z : out std_logic ); end...
태그: VDHL
VHDL verilog data 값 넣기.
datapath U0_datapath (clk, cmd, din, sel, rfRAddrA, rfOutA, rfRAddrB, rfOutB, rfWAddr, rfWEn, status); 이 datapath에 다가 output[15:0] data; data = {3'b111, 8'b0000...
VDHL MAXPLUS2에 대해 질문드립니다.
MAXPLUS2에서 Graphic Editor로 편집을 한 후 저장 완료하고 컴파일까지 완료하였습니다. Waveform을 설정한 후 저장할 때 이러한 메세지가 뜨는데 해결방법좀...
vhdl 스톱워치 소스 설명좀 부탁드릴게요!
스톱워치 소스인데요 설명좀 부탁드릴게요 ㅠㅠㅠㅠ 상세하게 코드 옆에다가 이건 뭐다.. 이런식으로.. 고수님들 부탁드려요오오ㅗㅇ ㅠㅠ
태그: vdhl
VHDL 소스 분석 부탁드립니다.
clk_div_proc : process(RESET, OSC_CLK) begin if(RESET = '0') then clk_cnt <= (others => '0'); elsif(OSC_CLK'event and OSC_CLK = '1') then clk_cnt <= clk_cnt + '1'; end if; end...
태그: VDHL