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verilog hdl에서 output
verilog hdl에서 output이 input으로 들어가는 경우 어떻게 해야하나요? verilog 는 내부에 wire 나 reg 선언이 가능합니다. A, B, C라는 입력과 Y1...
논리회로 7 segment display...
... 아니면 뭔가 실수를 한걸까요 C -----ㄱ A' -----NAND GATE---- A'-----ㄱ NANDGATE--------OUTPUT B -----NANDGATE----- D 이런식으로 했는데요 어디가 잘못된걸까요