modelsimtestbench Qna 관련 답변 1 페이지
모델심 컴파일
분명 모델심에서 수식 작성하고 컴파일도 success가 나왔는데도, simulation을 하려고하면 파일이 나오지 않습니다. 아마도 컴파일은 성공했다고 나오는데, 이게...
태그: modelsim, modelsimtestbench, 모델심, 모델심테스트벤치, 전자공학과, 디지털논리회로
modelsim error
모델심으로 시뮬레이션하는데 자꾸 에러가 뜨네요,,,ㅠ modelsim error loading design 이 경우 path가 잘못 되었다는데 path에 공백이나 한글없어서 뭐가 문제인지 모르겠어요......
쿼터스 modelsim 변수가 안뜹니다....
안녕하세요 verilog이용해서 testbench code simulation 해보려고 하는데요, 파란 화면에 변수가 뜨지 않습니다 ㅠㅠ 무엇이 잘못된걸까요..? 제가 짠 testbench...
태그: modelsimtestbench, modelsim, quartus, verilog, 코딩, 쿼터스2, 모델심시뮬레이션
인텔 모델심 verilog로 1 bit full...
Intel modelsim에서 verilog testbench사용해서 1 bit full adder코드를 짜고 시뮬레이션을 돌려서 캡쳐를 해야해서 코드를 짰습니다...
태그: verilog, 베릴로그, modelsim, modelsimtestbench, verilog대행
내공 100))) modelsim 1_bit_full_adder...
modelsim 프로그램으로 1-bit full adder를 verilog로 설계하고 testbench를 이용해서 시뮬레이션을 통해 검증하시오가 과제인데 제가 한건...
태그: modelsim, modelsimtestbench, 모델심, 모델심테스트벤치, fulladder, 1bitfulladder, 과제도와주세요, 매우급함
modelsim vhdl 오류 질문
안녕하세요 4-bit full adder를 modelsim을 이용하여 만드는 과정에서 오류가 발생하여 질문드립니다. 코드는 이러합니다. 1adder....
태그: modelsim, modelsimtestbench, vhdl코드, vhdl소스, multiple_source
모델심(modelsim) 회로도 질문
모델심에서 p-spice의 schematic 처럼 전체 회로도를 보고 싶은데, dataflow창에서 사진처럼 일부만 자꾸 나옵니다. 전체를 볼 방법은...
모델심 Modelsim $display가...
Modelsim에서 $display에 의해 출력되어야할 문장이 출력이안됩니다. 파형은 정상적으로 나오구요. 테스트벤치위에 타임스케일...
태그: modelsim, modelsimtestbench, transcript, display, hdl, verilog, 검색질문, 통합검색궁금증, 통합검색질문하기
intel modelsim 설치 오류
사진과 같이 파일 3개를 다 눌러봐도 다음 사진에 나오는 창만 잠깐 뜨고 아무 반응이 없습니다. 도데체 뭘 하면 설치과 정상적으로 진행이 되나요 제발...