순차회로설계 Qna 관련 답변 1 페이지
verilog 오류 질문입니다.
`timescale 1ns / 1ps module auto_door (clk, rst, sense_in, open, close, door_closed, door_opened); input clk, rst, sense_in, open, close; output door_closed...
verilog 뭔가.. 코드를 못짜겠어요..
분명히 다 주어져 있는데 2~3개씩 모르는게 나와서 제대로 코드를 못짜겠네요.. `timescale 1ns / 1ps module uart_tx(clk , rstn...
verilog 캐리 판별??
`timescale 1ns / 1ps module bcd2excess3(clk, rstn, start, bcd, exc3); input clk, rstn, start, bcd; output exc3; always @(posedge clk or negedge rstn) begin...
verilog 질문입니다.. 오류..
`timescale 1ns / 1ps module serial_to_parallel(clk, rstn, valid, d, out_reg, done); input clk, rstn, valid, d; output [3:0] out_reg; output done; reg [3:0]...
verilog 오류? 상태...?
`timescale 1ns / 1ps module oneshot_fsm(clk, sig, rstb, sig_oneshot); input clk; input sig; input rstb; output sig_oneshot; reg q; assign sig_oneshot = (sig & (~q)); always @(posedge...
verilog 질문입니다
4분주기, 이런것들은 쉽게 만들었는데, 회로 자체가 너무 어렵네요.. 어떻게 하나요.. 실제 설계에서 가장 흔히 쓰이는...
verilog 뭔가 오류...
`timescale 1ns / 1ps module detect_0110(clk , rstb , din_bit , detect_out); input clk, rstb; input din_bit; output detect_out; reg [3:0] seq_reg; always @(posedge clk or...
플립플롭 시뮬레이션 결과 질문
1번 2번센서가 있다고 할때 1번 2번 순서로 on 될때만 (2번이 켜진후 1번이켜질땐 출력이 0이라는 말입니다.) 즉 이전상태가 10 일때 11 이라는 신호가 들어오면 출력을 1로하는...
jk 플리플롭 3비트 상태도
현재상태 입력 다음상태 출력 ja ka jb kb jc kc A B C X A B c 0 0 0 0 0 1 1 이런식의 상태표인데 ja ka 는 다구했는데 마지막 ja ka 의 출력함수를 구해야하는데 어...